2、碳化硅功率器件技术情况
2.1碳化硅功率器件工艺流程
2.2碳化硅功率器件分类
2.1碳化硅功率器件工艺流程
从工艺流程上看，碳化硅功率器件工艺流程和硅基器件流程类似。包括：1）单晶生长，以高纯硅粉和高纯碳粉作为原材料形成碳化硅晶体；2）衬底环节，碳化硅晶体经过切割、研磨、抛光、清洗等工序加工形成单晶薄片，也即半导体衬底材料；3）外延片环节，通常使用化学气相沉积（CVD）方法，在晶片上淀积一层单晶形成外延片；4）晶圆加工，通过光刻、沉积、离子注入和金属钝化等前段工艺加工形成的碳化硅晶圆，经后段工艺可制成碳化硅芯片；5）器件制造与封装测试，所制造的电子电力器件及模组可通过验证进入应用环节。时间周期上，碳化硅从单晶生长到形成衬底需耗时1个月，从外延生长到晶圆前后段加工完成需耗时6-12个月，从器件制造再到上车验证更需1-2年时间。对于碳化硅功率器件IDM厂商而言，从工业设计、应用等环节转化为收入增长的周期非常之长，汽车行业一般需要4-5年。[2]资料来源：宽禁带半导体技术创新联盟、新材料，东吴证券碳化硅产业链主要包括衬底、外延、器件设计、制造、封测等环节。产业链包括上游是衬底和外延、中游是器件和模块制造，下游是终端应用。产业链价值量倒挂，其中衬底制造技术壁垒最高、价值量最大，是未来SiC大规模产业化推进的核心。碳化硅衬底约占碳化硅器件成本的47%，外延环节又占据23%，制造前的成本占据全部成本的70%。资料来源：亿渡数据《2022年中国SiC碳化硅器件行业深度研究报告》SiC器件制造的工艺环节与硅基器件基本类似，包括涂胶、显影、光刻、减薄、退火、掺杂、刻蚀、氧化、清洗等前道工艺和磨削、切割、倒装等后道工艺。但由于碳化硅材料特性的不同，厂商在晶圆制造过程中需要特定的设备以及开发特定的工艺，无法与过去的硅制程设备、工艺完全通用，因此当前SiC晶圆制造产能紧缺。SiC晶圆制造特定工艺与Si工艺的一些差异点主要在于：1）光刻对准。由于SiC晶圆是透明的，因此CD-SEM（测长扫描电子显微镜）和计量测量变得复杂，光刻对准、设备传送取片等难度较大。2）蚀刻工艺。由于SiC在化学溶剂中呈现惰性，因此同光使用干法蚀刻。则掩膜材料、掩膜蚀刻的选择、混合气体、侧壁斜率的控制、蚀刻速率、侧壁粗糙度等都需要重新开发。3）高温大剂量高能离子注入工艺。由于SiC器件的特性，SiC扩散温度远高于硅，传统的热扩散在碳化硅中并不实用，掺杂时只能采用高温离子注入的方式。4）超高温退火工艺。高温离子注入会破坏材料本身的晶格结构，因此需要在惰性气体中高温退火来恢复结构，通常退火温度高达1600-1700度，使SiC表面再结晶并电激活掺杂剂。5）高质量栅极氧化层生长。较差的SiC/氧化硅界面质量会降低MOSFET反转层的迁移率，导致阈值电压不稳定，因此需要开发钝化技术，提高SiC/氧化硅界面质量。[3]
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| 碳化硅无扩散，掺杂需要高能（高温离子）注入，一般注入能量在300KEV，甚至需要打二级到300KEV以上 | |
| 硅产业无法借鉴，工艺摸索、设备配套较局限。高温炉易受污染、长期稳定性较差 |
| 栅氧工艺不得不面对碳原子的反应，会形成碳相关杂质，需要高温氧化工艺，呈冠级难度（SiC做成SiO2过程中，碳元素去哪的问题） | 硅产业无法借鉴，工艺摸索、设备配套较局限。高温炉易受污染、长期稳定性较 |
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按照电学性能的不同，碳化硅材料制成的器件分为导电型碳化硅功率器件和半绝缘型碳化硅射频器件，两种类型碳化硅器件的终端应用领域不同。导电型碳化硅功率器件是通过在低电阻率的导电型衬底上生长碳化硅外延层后进一步加工制成，包括造肖特基二极管、MOSFET、IGBT等，主要用于电动汽车、光伏发电、轨道交通、智能电网、数据中心、充电等。半绝缘型碳化硅基射频器件是通过在高电阻率的半绝缘型碳化硅衬底上生长氮化镓外延层后进一步加工制成，包括HEM等氮化镓射频器件，主要用于5G通信、车载通信、国防应用、数据传输、航空航天。[4]目前国内多家厂商已设计出SiC SBD产品，中高压SiC SBD产品稳定性较好，在车载OBC中，多采用SiC SBD+Si IGBT实现稳定的电流密度。目前国内在SiC SBD产品上在专利设计方面没有障碍，与国外差距较小。资料来源：中金公司《碳化硅器件：百亿美元赛道，谱写后硅基IGBT时代电力电子应用新篇章》SiC MOSFET仍与海外厂商存在差距，相关制造平台仍在搭建中。SiC MOSFET分为平面型和沟槽型，目前平面型结构为主流选择，未来沟槽型在高压领域应用广泛。平面结构SiC MOSFET相比沟槽不容易产生局部击穿问题，影响工作稳定性，在1200V以下市场具备广泛应用价值，并且平面结构在设计端相对简单，不存在专利壁垒，满足可制造性和成本可控两方面。沟槽型器件寄生电感极低，开关速度快，损耗低，器件性能相对高效，但专利壁垒为沟槽MOSFET突破难点，未来的技术演进方向是减小沟槽底部氧化层工作电场强度，避免专利侵权（英飞凌、意法、罗姆均有相关专利）和可控的制造成本。[5]资料来源：中金公司《碳化硅器件：百亿美元赛道，谱写后硅基IGBT时代电力电子应用新篇章》通常，SiC功率MOSFET的工作电压为1200或1700 V，旨在取代IGBT技术。但SiC MOSFET存在的大部分问题是与栅氧化层直接相关。结构上沟槽栅SiC MOSFET需要在基板上挖出沟槽，将栅极埋入形成垂直沟道，工艺显然相比平面栅更复杂，良率、单元一致性都较差。另外，宽禁带器件的一个问题是，在反向偏置过程中，在栅极氧化物处有更高的电场。为了利用碳化硅的高击穿能力，缓解栅极氧化物处的电场是必要的。为了改善这一问题，在源极沟槽的底部采用具有p型区域的双沟槽结构，它比栅极沟槽的底部更深。单沟槽和双沟槽的仿真结果中，双沟槽结构的沟槽底部电场浓度更低，这种结构防止了对栅极沟槽处的氧化层破坏。通过引入沟槽结构，可以有效地降低了电场，从而提高了器件性能。SiC功率MOSFET通常采用平面结构或者沟槽结构，在650-3000V电压范围内已形成成熟的产品技术。目前SiC MOSFET的发展趋势有四个方向：更小的元胞尺寸，更低的比导通阻，更低的开关损耗，更好的栅氧保护，提高器件的性能和可靠性。
2.3 SiC MOSFET行业情况
目前，SiC MOSFET沟道迁移率低的问题仍然比较突出，对于中低压器件（650-1700 V）沟道电阻占总导通电阻的比例较高。市场上这两种结构应用比较典型的是罗姆和英飞凌科采用沟槽结构SiC MOSFET，沟槽型没有结型场效应晶体管（JFET）区，具有更高的沟道密度，同时沟道所在SiC晶面具有较高的沟道迁移率，因此能够实现更低的比导通电阻。而Cree和意法半导体两家公司采用平面结构SiC MOSFET，通过优化器件的结构设计，实现了性能和可靠性俱佳的产品技术，得到了广泛的应用。图11.市场上不同公司沟槽型SiC MOSFET结构英飞凌的半包沟槽结构是业界不多的几个能够量产上车的碳化硅沟槽结构设计。例如，英飞凌CoolSiC™ MOSFET采用了不对称的沟槽结构，该结构中MOS沟道选择了最有利的方向。英飞凌2022财年来自碳化硅产品的收入超过去年近一倍，近3亿欧元。预测到2025年前后碳化硅功率器件产品线可以为公司带来10亿美元左右的营收。目前已经开始英飞凌贡献碳化硅产品营收的客户包括现代集团，其Ioniq 5电动紧凑型休旅车采用纬湃科技Vitesco提供的800V逆变器，内部使用的碳化硅模块即来自英飞凌。与此同时，英飞凌国内新能源车客户包括理想、长安、极氪、上汽、小鹏、哪吒等。图12.英飞凌SiC器件下游客户
在芯片设计上，意法半导体继续深挖平面设计碳化硅MOSFET的技术潜力，推出了第4代平面栅碳化硅，并在2022年量产。而之前规划的沟槽栅设计产品则顺延成为意法的第5代碳化硅MOSFET，但目前尚未有进一步公开消息。相比上一代产品，第4代平面栅碳化硅的性能有所进步，包括导通电阻减少15%，工作频率增加1倍至1MHz。图13.意法半导体SiC MOSFET技术路线 
罗姆作为最早量产SiC MOSFET的厂商，在2010年率先量产平面栅SiC MOSFET之后，又在2015年率先量产双沟槽结构的第三代产品。SiC MOSFET一般是单沟槽结构，即只有栅极沟槽；罗姆开发出的双沟槽MOSFET即同时具有源极沟槽和栅极沟槽。罗姆在官方介绍中表示，SiC MOSFET通过采用双沟槽的结构，在测试中可以实现比罗姆第二代平面栅SiC MOSFET降低约50%的导通电阻，同时输入电容降低35%，提升了开关性能。罗姆2021年推出最新的第四代SiC MOSFET，进一步改进了双沟槽结构，成功在改善短路耐受时间的前提下，使导通电阻比第三代产品又降低约40%；同时通过大幅降低栅漏电容，成功地使开关损耗比以第三代产品降低约50%。按照其产品路线图，预计2025年和2028年推出的第五代和第六代产品的导通电阻将会分别再降低30%。据公开消息，ROHM公司目前已经规划在2021年至2025年的5年间，投入1200亿至1700亿日元（10亿-13亿美元）的资金，将碳化硅产能扩充至少6倍。在碳化硅器件技术方面ROHM也处于领先地位。2010年公司就开始量产首款碳化硅MOSFET，与之后推出的第2代产品都采用平面栅极设计。2015年ROHM又领先竞争对手，率先量产双沟槽结构的第3代产品。图14.ROHM公司技术路线及迭代情况
资料来源：ROHM公司；Tech Sights《ROHM Gen 4: A Technical Review》.FUJI公司采用了一种用P阱覆盖沟槽底部沟槽底部的栅极氧化物的结构，同时减小了cell pitch并优化了MOS沟道长度及JFET区域。该结构使得沟槽底部P阱底角部分的电场达到最大值，从而使得栅极氧化物中的电场得到松弛。为了同时建立高阈值电压和低导通电阻,设计减少了cell pitch并优化了MOS沟道长度，随着cell间距的收缩，在导通状态下电阻比例降低。为了同时建立低导通电阻和高击穿电压，将JFET区域优化在沟槽底部P阱和源极接触点下方之间的区域。通过对这种结构的优化，使得导通电阻降低了3%的同时提高2%的击穿电压。Mitsubishi公司采用了独特电场限制结构，在垂直沟槽方向注入铝元素，使沟槽底部形成电场限制层，再通过其新技术斜向注入铝，形成连接电场场限制层和源极的侧接地，并斜向注入氮元素，再局部形成更容易导电的高浓度掺杂层。电场限制层将施加在栅极绝缘膜上的电场降低到传统平面结构水平，保证耐压的同时，提高器件的可靠性。连接电场限制层和源极的侧接地，实现了高速开关动作，减少开关损耗。与平面结构相比，沟槽型器件Cell pitch更小，所以功率器件能排列更多的元胞。元胞高密度排列使得流动的电流变多，但各栅极的之间的间隔太小就会导致路径变窄，电流流动困难。将氮元素斜向注入，在局部形成更容易导电的高浓度掺杂层，使电流路径上的电流变得容易传输，从而降低电流通路的电阻。与没用高浓度层相比，电阻率降低了约25%。HestiaPower公司则提出了一种结势垒肖特基二极管集成碳化硅MOSFET，将DMOS和结势垒肖特基二极管（JBS）合并到单片SiC器件中，分别在n+/p+区形成欧姆接触，在漂移层形成肖特基接触，在MOSFET的有源区形成嵌入JBS。JMOS器件比传统SiC DMOS具有更低的反向导通压降，VSD改善了47%。在动态性能方面也具有优越性，反向恢复电荷（Qrr）降低54%，最大反向恢复电流（IRMax）降低40%。当SiC MOSFET中的寄生体二极管开启时，集成JBS还可以防止由于注入的少数载流子的复合而导致的位错缺陷转变为层错而导致的潜在失效。且无需任何附加工艺和面积损失，是一种成本效益高的方法。[6]
2.4 SiC MOSFET的瓶颈与挑战
高压SiC MOSFET器件存在体二极管结构，理论上可以取代外接反并联二极管并降低电路寄生电感与损耗。然而在双极性运行条件下，体二极管的导通会带来双极退化效应，影响器件的导通电阻、漏电流和体二极管导通压降等特性，不利于器件的长期工作。从应用角度，人们普遍使用同步整流技术以尽量避免体二极管的开通；从器件结构设计角度，近年来针对该问题出现了一些致力于将SBD或结势垒肖特基二极管嵌入MOSFET元胞结构当中的研究，如DENG等人提出了一种低势垒二极管集成新结构，在1.2 kV等级器件中获得了较体二极管低约67%的开启电压；LI等人提出了一种在双沟槽SiC MOSFET中加入全耗尽P-well区以降低势垒并抑制双极退化效应的新结构。然而嵌入的方式将会导致器件特性和可靠性的改变，KONO等人研究了1.2 kV等级SBD嵌入式器件的比导通电阻与短路耐受能力之间的权衡关系。如何有效解决该问题还需进一步深入研究。高压SiC MOSFET由于其单极工作模式，高击穿电压将严重限制器件的导通电流能力。例如对于10 kV等级器件来说，室温下其电流等级约为20~40 A/cm2，当温度增加到200℃以上时，额定电流将下降50%~70%。加之厚的外延层更容易引入缺陷，终端的存在导致芯片源区实际面积不高，因此6.5 kV及以上的单片并不能满足相应等级应用场景的需求。针对这一问题目前有3种解决方案：1）制作多芯片并联模块以提高电流等级，如Wolfspeed研制了12个芯片并联的10 kV/240 A功率模块；2）使用双极型器件，如目前15 kV等级及SiC栅极可关断晶闸管器件电流等级可以达到100 A以上；3）继续改进外延技术，找到控制外延缺陷的新技术。针对电流等级低的问题，未来需要继续优化器件结构以降低温度系数，不断改进关键工艺技术以降低缺陷密度，从而进一步提升高压SiC MOSFET的电流等级。高压器件的性能主要依赖于外延层的材料和技术。目前主流的外延生长工艺是化学气相沉积法（CVD），一方面在工艺过程会产生点缺陷，另一方面衬底中的微管、堆垛层错等扩展缺陷会进入外延中，严重影响外延层的质量和芯片良率。研究显示，对衬底表面进行氢刻蚀等工艺可以有效除去表面损伤和表面缺陷，对热壁式CVD的反应室进行改进也可以提高外延的质量和均匀性。国内外已有表面缺陷小于1 cm-2、厚度为30 μm的成熟6英寸外延片，然而厚度大于50 μm时缺陷密度将进一步扩大，不利于高压SiC MOSFET的发展和应用。如何改善工艺条件以控制外延缺陷和阻挡衬底缺陷的影响，仍需进一步的实验测试和验证。栅氧的工艺质量和缺陷水平是制约高压SiC MOSFET长期工作的关键因素之一。在重复栅偏电应力和高温工作环境的作用下，栅氧界面陷阱会不断地捕获或者释放电荷，严重影响器件的参数稳定性和运行可靠性。与Si基器件相比，高压SiC MOSFET的SiC/SiO2界面缺陷密度比Si/SiO2界面高出约2个数量级，这是SiC与Si的材料特性差异和SiC工艺技术不成熟导致的，使得高压SiC MOSFET栅氧界面缺陷对电荷的捕获与释放效应更加严重，进而引起阈值电压、导通电阻、漏电流等器件参数的退化和不稳定。阈值电压漂移是器件参数稳定性中的一大问题，在2006年就有研究展示了高达数百毫伏的阈值电压漂移量，AIVARS等人报道了一氧化氮退火工艺在栅氧界面处产生的空穴陷阱会导致阈值电压负向漂移。PUSCHKARSKY等人针对阈值电压稳定性问题对比了Si、SiC功率MOSFET二者的区别，并讨论了在动态应力下的阈值电压测量技术。栅氧寿命也是评价器件长期可靠性的重要方面，这主要通过时变介质击穿实验进行表征。有研究显示，在器件正常工作的情况下，栅氧电场强度达到3 MV/cm，栅氧寿命可达到100年，也有工作通过改进氧化工艺以提高栅氧质量和寿命。整体上，高压SiC MOSFET的栅氧工艺还未成熟，需要进一步优化工艺水平，提高器件的可靠性和性能。器件在极端工作条件下的可靠性对于保证系统的稳定运行起着至关重要的作用，主要的问题有雪崩失效、短路失效和浪涌失效等。高压SiC MOSFET在非钳位感性负载下的雪崩失效机理目前有3种解释，分别是由源区寄生双极结型晶体管（BJT）开启导致结温急剧上升产生坏点、温度升高导致沟道自开启和铝电极达到熔点，这3者最终都导致热失效，然而失效原因各不相同。白志强等人对P-well区的结构和掺杂进行调整和改进，通过降低BJT基区串联电阻和JFET区曲率效应以提高器件的雪崩耐受性；KIM等人通过减小栅氧厚度和调窄JFET区宽度降低了饱和电流，以提高雪崩能量。器件的短路失效和浪涌失效除了热失效原因外，场氧区断裂或铝熔化破坏栅氧导致栅源短路也是两个原因，这对于沉积、热氧化工艺也提出了更高的要求。除此之外，由于SiC高于Si的热导率和杨氏模量，继续使用传统Si器件的封装技术也将阻碍高压SiC MOSFET器件的可靠性提升。[7]
